【徹底解説】最先端の次世代半導体パッケージ、材料および基板の技術動向

はじめに

モノのインターネット(IoT)・5G等の高速通信技術・高度な自動運転(ADAS)・生成AIなどの普及による情報量の増大にともない、データセンタや端末の情報処理機器には情報伝達の高速化・大容量化・広帯域化が求められています。そのためには半導体前工程においてシリコンウエハ上のトランジスタや回路を微細化および3次元化することに加え、後工程(パッケージ)においては基板の大型化によって搭載できるチップを大きくして高密度化・高集積化するための技術の進化が必要とされています。また動作周波数や情報処理量の増大に伴う伝送損失や発熱への対策も重要となっています。なかでも、半導体前工程におけるウエハ上に描画される回路の微細化と半導体チップの大型化を両立することが物理的にも経済的にも限界を迎えつつあると言われている昨今、後工程での組立技術による高機能化・高集積化・高密度化に注目が集まっています。

当記事では、3Dパッケージを目指して開発の進む最先端の次世代半導体パッケージおよびこれを支える要素技術と材料および基板について、その課題と技術動向を解説します。

半導体パッケージの市場と技術トレンド

半導体パッケージの市場動向

ドイツのインダストリー4.0、米国ゼネラル・エレクトリックのインダストリアルインターネット、或いは日本の提唱するSociety5.0などを見据えた情報化社会のさらなる進展や、身近なところでも実感するIoT・5G・ADAS・AIなどの普及とともに、通信トラフィックが爆発的に増大しており、多くのデータが集まるデータセンタの情報処理量もまた急速に増大しています。現在、データセンタの情報処理デバイスに使われているパッケージはFC-BGA(Flip Chip-Ball Grid Array)が主流で、今後もその数量の伸びが期待されています。

次の図に半導体パッケージの利用シーンとその市場成長予想を示します。今後も爆発的な増大が予想されている情報処理や情報伝達に対応するため、データセンタのみならず通信モジュールやエッジ端末においても、今以上に情報を処理する半導体デバイスの高速化・大容量化・広帯域化が必須となっています。

半導体パッケージの利用シーン

パッケージ市場成長予想

FC-BGA市場の成長が見込まれる。

• ※ Source:Prismark

FC-BGAから次世代パッケージへ

FC-BGAによって、従来のSOP(Small Outline Package)やQFP(Quad Flat Package)といったパッケージに比較すると、パッケージの信号の入出力端子数が格段に増加したことは周知のとおりです。しかし下図のとおり、FC-BGAでは、各々の半導体チップが各々のパッケージ基板上に搭載されており、チップ間の情報伝達はマザーボード経由によるものでした。

これに対して、複数の半導体チップが一つのインターポーザ上に搭載され、1パッケージ内に収められた2.xDパッケージが提案されています。この2.xDパッケージでは、チップ間の情報伝達はインターポーザ経由となります。詳細は後述しますが、インターポーザとは機能の異なるチップ同士を配線でつなぎ、貫通電極によってパッケージ基板につなぐために用いられるサブ基板のことで、特にSiインターポーザは⼤量の配線が可能で情報伝達速度が高い点が特徴です。

このように2.xDパッケージでは、FC-BGAに比較してチップ間の距離が短く、信号処理のロスを小さくすることができるためより情報伝達を高速化できる次世代パッケージ技術の有力候補として実用化が進められています。

次世代パッケージに向けた技術ロードマップ

下の図に、次世代パッケージに向けたおおまかな「後工程技術・パッケージング技術のロードマップ」と「その背景となる通信や前工程技術のトレンド」を示します。

次世代パッケージに必要な要素技術と技術トレンド

次世代パッケージに必要な要素技術とパッケージング技術における高集積化・高速化へ向けた技術トレンドを具体的に紹介します。

メモリの分野では、情報伝達速度すなわち帯域を増やすとともにチップを高集積化するためにHBM(High Bandwidth Memory)規格が実用化されており、TSV(Through Silicon Via：シリコン貫通電極)技術を使ってメモリチップが積層されています。通常4層のメモリの一番下にプロセッサとのI/F(Interface)チップを置き、この5チップの間をTSVで繋いでいます。垂直方向の微細なTSV接続の精度が求められます。

HBM規格では、この積層されたメモリはSiインターポーザによってプロセッサと接続されています。インターポーザとは、貫通電極によって表裏の回路の導通をとるために用いられる基板のことで、まずプロセッサとメモリをインターポーザ(サブ基板)の上でつなぎ、さらにこのインターポーザごと基板につなぎます。Siインターポーザはシリコン製のため、通常の基板よりもはるかに⼤量の配線が可能でかつ電気伝導特性が良いため情報伝達速度が高い点が特徴です。

プロセッサとメモリの組合せが代表的ですが、このようにインターポーザを用いて、複数の半導体チップを並列に配置、接続して実装する技術のことを、2.xD実装(2.x Dimensional Packaging)とよびます。2.xＤ実装を用いたパッケージが2.xDパッケージです。今後ますます多くのチップが搭載され、情報伝達の高速化と高集積化が図られるようになるでしょう。

またインターポーザを用いた実装方式としてチップレット(Chiplet)の適用事例が増えています。これまで1チップに集積していた大規模な回路を、歩留まりを向上させるため、あえて複数の小さなチップに個片化し、先に紹介したインターポーザに搭載して大規模化して1パッケージに収める技術です。プロセッサとその他のチップを組み合わせることで、さまざまな仕様を生み出せるという利点もあります。このようなチップレットのさらなる組合せも、高集積化・高速化へ向けたトレンドの一つです。

半導体チップとプリント配線基板の間をつなぐ技術についても、半導体チップ面積より大きいパッケージと接続できるよう、FOWLP(Fan Out Wafer Level Package)技術が、アプリケーションプロセッサなどにおいて使われるようになりました。半導体ウエハの状態で半導体前工程技術を使って配線を形成するWLCSP(Wafer Level Chip Scale Package)技術を使って、ウエハ上に再配線層(RDL：Redistribution Layer)を形成することによって、チップの外側まで端子を広げ(fan out)ています。再配線層の作製においては、表面の平坦性を乱さないように、精度よく再配線層を埋め込む技術が求められます。

• 高解像性でNMPフリーのFOWLP再配線層用ポジ型感光性絶縁樹脂

無線通信分野のパッケージとして、端末のRRH(Remote Radio Head：無線信号の送受信を行う装置)ではパワーアンプ、高周波フィルタ、RFスイッチ、ローノイズアンプなどをモジュールとして一体化したRFFE(RF Front-End)モジュールが一般的になっています。さらにこれらとアンテナを一体化したAiP(Antenna in Package)が検討されています。

このように関連した異種のチップをひとつのパッケージにモジュール化し統合して(Heterogeneous Integration)、高集積化・高速化しようという流れが、次世代半導体パッケージへ向けたトレンドとなっています。

このトレンドの中で、2.xD実装をさらに進化させて、メモリやプロセッサをはじめとした複数の半導体チップをパッケージ内で3次元方向に積層して実装する技術である3D実装(Three-Dimensional Packaging)やさらには３DIC(Three-dimensional integrated circuit)との組合せを目指す動きも本格化しています。3Ｄ実装を用いたパッケージを3Dパッケージと呼びます。

トレンド

2.xD and 3D packages

次世代パッケージに使われる材料の課題と開発動向

• 次世代パッケージに向けた材料のロードマップと開発状況をダウンロード

2.xD、3Dパッケージに使われる材料の課題

2.xD、3Dパッケージに使われる材料に対する要求を例示します。

• 封止材：低反り(低CTE(coefficient of thermal expansion：熱膨張係数))と高放熱性(高熱伝導率)
• 再配線層：ビアホールの微細形成能、低損失と膜厚制御性が求められます。
• パッケージ基板のコア材：低反り(低CTE)、低損失、ビアホールの微細形成能と膜厚制御性
• 熱伝導シート：低熱抵抗
• アンダーフィル：低粘度と高放熱性(高熱伝導率)
• ソルダーレジスト：ビアホールの微細形成能とクラック耐性
• マザーボードのコア材：低反り(低CTE)と低損失や平坦化

基板のコア材については4.で詳しく解説します。最も重要なのは異なるCTEの部材同士を組み合わせて、各製造プロセスにおいてパッケージ全体として、反りを小さくすることです。

2.xD、3Dパッケージに向けた材料のロードマップとここまでの開発状況

次世代パッケージに向けた材料のロードマップと開発状況では、当社および半導体実装材料や基板、装置の開発に携わる企業13社が参画するコンソーシアム「JOINT2(ジョイント2：Jisso Open Innovation Network of Tops 2)」での2.xD、3Dパッケージに向けた材料のロードマップとここまでの開発状況が示されています。

例えば直径5μｍ・ピッチ10μmの微細バンプ形成、前記サイズのバンプ接続時のアンダーフィルの充填性、フラックスレスでの微細バンプ接続、L/S＝1.5/1.5μmのRDL微細配線形成、サイズ515x510 mm・L/S＝2.0/2.0μmのRDL多層微細配線形成、サイズ320x320 mmのチップ埋込型インターポーザ、大型パッケージ基板の作製、インターポーザの実装、およびびマザーボードへの2次実装などの例が記載されています。

次世代パッケージ基板のコア材の課題と開発動向

• 次世代パッケージ基板用の最新コア材料の紹介資料をダウンロード

2.xD、3Dパッケージングにおける課題：基板の大面積化と反り

パッケージ用のプリント配線板(基板)のコア材は、電気を通す銅箔、電気を絶縁する樹脂とフィラー、および実装部品を支えるガラスクロスの複合材料です。

Siチップと基板の樹脂や銅箔ではCTEが大きく異なります。そのCTEの違いのままで加熱や冷却のプロセスを経ると、基板が反り、チップの割れ、チップとパッケージ基板の接続部の剥離、あるいはパッケージ基板とマザーボードの間の接続不良など、致命的な問題を引き起こします。特に前述の次世代パッケージへ向けた流れの中で、バンプのピッチが狭小化するほど、またパッケージのサイズすなわち基板の面積が大きくなるほど、より反りの少ない基板、すなわちCTEの低い基板が求められています。

コア材の物性と基板の反りに関するシミュレーション

コア材の低CTE化

当社は独自のポリマブレンド化技術によりコア材の低CTE化のための樹脂の低弾性率化とコア材の高弾性率化の両立を実現しました。すなわち、平面スタッキング構造の剛直骨格をもったハードセグメントがコア材の低CTE化と高弾性率化に貢献し、鎖状分子構造の柔軟骨格をもつソフトセグメントが樹脂の低弾性率化を通してコア材の低CTE化と残留応力抑制に貢献するという役割を持ち、各々のセグメントを適切最適にブレンドすることにより、コア材全体の低CTE化と高弾性率化を両立させました。

最新の低CTEコア(E-795G、E-795G(Type LH))と平坦化・板厚精度を追求した「TYPE-F」コア

次世代パッケージ基板用の最新コア材料には、前述の開発方針と考え方に基づいて開発した、低CTEと高弾性率を両立し、反りを抑えた最新のコア材E-795GとE-795G(Type LH^*1)と、平坦化・板厚精度を追求した「TYPE-F」コアの詳細をご紹介しています。
従来品であるE-705G、E-705G(Type LH^*1)やE-770G、E-770G(Type LH^*1)に対して、(Type LH^*1)のありなしともに各々低CTEかつ高弾性率を達成しました。前述のハードセグメントとソフトセグメントの最適ブレンドによる低熱膨張樹脂の適用やフィラーの高充填化などにより、高弾性率かつ低熱膨張なコア材が開発できました。
実装時の接続信頼性の確保のためには板厚の高精度化が必要です。特に部品内蔵基板ではコアの板厚と部品の厚みの精度が求められており、コアの板厚の方が薄かったり、ばらつきがあったりする場合には部品が損傷する恐れがあります。E-705GやE-705G(Type LH^*1)に対して、同じ素材を使って板厚精度を上げて平坦化を追求したグレードが「TYPE-F」です。

• *1 (Type LH)のありなしはガラスクロスの違いです。

以上のように、次世代半導体パッケージ基板には複数の素子が搭載でき、将来の2.xD~3Dパッケージにも対応できるような大面積化が求められており、そのコア材には低反りを達成するための低熱膨張かつ高弾性率の材料が必要となることを説明しました。また実装時の接続信頼性確保のためには高い板厚精度のコア材も求められています。
当社は上記の要求に応えて、低熱膨張樹脂の適用やフィラーの高充填化などにより、低熱膨張かつ高弾性率のコア材MCL-E-795Gを開発しました。実装時の反り量を従来から15-20%低減します。また当社高精度板厚コア材「TYPE-F」がバンプ接続部の接続信頼性向上に寄与します。

 

• ※ 「MCL」は、日本、アメリカ、イタリア、カナダ、シンガポール、フランス、ベネルクス、ポーランド、マレーシア、メキシコ、韓国、香港、台湾、中国における株式会社レゾナックの登録商標です。
• ※    は、日本における株式会社レゾナックの登録商標です。

更新日:2023年12月14日