次世代半導体パッケージ実装技術開発のためのコンソーシアム「JOINT(ジョイント)2」を設立

2021年10月29日
昭和電工マテリアルズ株式会社

昭和電工マテリアルズ株式会社(取締役社長：丸山 寿)は、半導体実装材料や基板、装置の開発に携わる企業12社(2ページ目の「コンソーシアムの概要」参画企業欄参照)が参画するコンソーシアム「JOINT2(ジョイント2：Jisso Open Innovation Network of Tops 2)」を設立し、神奈川県川崎市にある当社パッケージングソリューションセンタを拠点に、10月1日より活動を開始しました。このコンソーシアムでは、2.5D実装^※1や3D実装^※2などの次世代半導体の実装技術や評価技術を確立するために、参画企業とともに、技術の変化に応じたパッケージ評価技術、材料、基板および装置の開発を行います。

現在、第5世代移動通信システム(以下、5G)の商用化が進行していますが、今後、超低遅延^※3や多数同時接続^※4を可能にする5G(以下、ポスト5G)が、自動運転や遠隔医療などのさまざまな分野に普及することが見込まれています。これまで、基板上にロジックやメモリーといった機能の異なるICチップをそれぞれ搭載していましたが、5Gやポスト5Gに対応するためには、さらなる信号遅延防止を目的にICチップなどの部材を高密度で搭載することが必要となり、異種チップを同一の半導体パッケージ内に高集積させる技術が求められています。

そこで当社は、5G、ポスト5Gに対応した情報通信システムに必要となる2.5D実装や3D実装などの次世代半導体実装技術を開発するため、今年10月、参画企業とともにコンソーシアム「JOINT2」を設立しました。「JOINT2」では、参画企業と複数のワーキンググループを作り、オープンイノベーションによる技術や情報の相互活用などを通じて、次世代半導体実装に必要となる、微細バンプ接合技術^※5、配線幅のギャップを埋めるための微細配線技術^※6、搭載部品の大型化を実現するための信頼性の高い大型基板技術の開発に取り組んでまいります。

また、「JOINT2」設立に当たり、当社は今年5月、国立研究開発法人新エネルギー・産業技術総合開発機構(以下、NEDO)の公募事業「ポスト5G情報通信システム基盤強化研究開発事業／先端半導体製造技術の開発」に採択されました。NEDOより交付される助成金、参画企業による会費、当社による投資により、パネルCMP装置、仮固定貼り付け装置、パネル研削装置、めっき装置、ウェハーモールド装置、フリップチップボンダー等の、次世代半導体パッケージの評価に必要な設備を導入します。

当社は、茨城県つくば市にあったオープン・ラボを2018年に神奈川県川崎市に移転し、「パッケージングソリューションセンタ」として半導体実装材料・プロセスの研究開発拠点としました。
同年には、同センタにおいてコンソーシアム「JOINT(ジョイント：Jisso Open Innovation Network of Tops)」を設立し、他社との協業によるオープンイノベーションの推進により、半導体実装に関する材料、装置、プロセスの総合的なソリューションの提供を進めてきました。具体的には、複数のチップを単一パッケージ内に実装した、受動部品混載システムインパッケージ向け大型ファンアウトパネルレベルパッケージ^※7の開発や、アプリケーションプロセッサー向け大型ファンアウトパネルレベルパッケージの開発などに取り組んでいます。参画企業の材料や装置を組み合わせることで、お客さまが行う半導体評価試験に近い条件での材料や装置の評価が可能となり、これまでお客さまがサプライヤー毎に個別に行っていた評価の手間が省け、スピードが求められる半導体パッケージの開発において、期間の短縮に寄与しています。

当社は、本コンソーシアムへの参画企業各社とともにオープンイノベーションを促進し、次世代半導体パッケージの技術変化に応じた評価技術や、材料、基板、装置の開発を加速してまいります。

• ※1 2.5D実装とは、シリコンインタポーザーの上にICチップを並列配置する技術
• ※2 3D実装とは、TSV（Through Silicon Via：シリコン貫通電極）を用いてチップを積層する技術
• ※3 超低遅延とは、通信時に発生するタイムラグが少ないこと
• ※4 多数同時接続とは、一つの基地局に多くのデバイスを同時にアクセスすること
• ※5 微細バンプ接合技術とは、ICチップなどの部材を、高密度に形成された金属突起によって垂直方向に接続する技術
• ※6 微細配線技術とは、ICチップなどの部材を、高密度に形成された金属配線によって平面方向に接続する技術
• ※7 ファンアウトパネルレベルパッケージ(Fan Out Panel Level Package)とは、半導体パッケージ技術の一つで、ファンアウトウェハーレベルパッケージ(Fan Out Wafer Level Package)がウエハーレベルで実装するのに対し、パネルレベルで実装するパッケージ。ウェハーより大きなパネルを使用することで、一度に多くのチップを実装することができ、生産性が向上するため、パッケージコスト低減につながる。

コンソーシアムの概要

以上

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