先端半導体パッケージの構造

カテゴリ：
半導体・電子材料

前回のコラムで触れた通り、AIの普及に伴い、先端半導体パッケージである2.5D、3Dパッケージが急速に注目されるようになりました。
本稿では先端半導体パッケージの構造について解説します。

2.5Dパッケージの変遷

2.5Dパッケージはパッケージ基板の上にインターポーザーと呼ばれる中間基板を配し、その上にロジックチップやメモリなどを近接して並べた構造を取ります。インターポーザーは主にシリコン製で、異なるチップ同士をサブミクロンオーダーの微細な配線が形成されたインターポーザー表面の接続端子で高密度に接続し、さらにTSV^※1を介して下層のパッケージ基板へ信号や電源を伝達します。

2.5Dパッケージの構造

この構造により、従来の2Dパッケージと比べてロジックチップとメモリチップの距離が大幅に短縮され、信号伝送損失が小さく、高速かつ広帯域のチップ間インターコネクトが可能となります。例えば、GPUとHBM^※2を同一シリコンインターポーザー上に隣接配置することで、HBMの広いメモリ帯域を有効活用できる実装が既に量産化されています。

先端パッケージと従来パッケージでのプロセッサーとメモリ間のデータ転送経路

Conventional：
Processor and memory each assembled The distance for transmitting electrical signals is long.
It takes time

Advanced：
Processor and memory in one package The distance for transmitting electrical signals is short.
Very fast transmission

さらに、インターポーザー上では異なるプロセス技術で製造されたロジック、メモリ、アナログICなどを直接接続できるため、近年注目されるチップレット技術とも高い親和性があります。チップレットとは、従来1つの大型チップに集積していた機能を分割し、機能ごとに小型チップ化したものです。複数のチップレットを組み合わせることで、大型チップに比べて製造歩留まりを向上させることができます。 HPC用途向けの2.5Dパッケージの具体例としてはシリコンインターポーザー方式のTSMC社のCoWoS、シリコンブリッジ埋め込み基板のIntel社のEMIB 2.5Dが知られています。

3Dパッケージの構造

3Dパッケージは、複数のチップを垂直方向に積層して一体化する最先端の実装技術です。積層チップ間を直接接続するため、チップ間距離はほぼゼロであり、信号遅延や消費電力の低減に寄与します。また、平面上の占有面積を大幅に削減できるため、高密度化にも有効です。積層チップ間の接続には、通常TSVやハイブリッドボンディングが用いられます。ハイブリッドボンディングは、チップ間を金属と絶縁材料で直接接合する技術で、狭ピッチかつ高密度の接続を実現します。積層するチップは、メモリ同士、ロジック同士、あるいはロジックとメモリなど、多様な組み合わせが検討されています。 3Dパッケージの具体例としては複数のベースダイとTSVバイパス電力供給を特徴とするFoveros Omni、ハイブリッドボンディングでチップを積層した構造のFoveros Direct、TSMC社のSoICなどが知られています。

3Dパッケージの構造